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    参考手册

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    内容提示: April 2012Doc ID 018940 Rev 11/742RM0091Reference manualSTM32F05xxx advanced ARM-based 32-bit MCUsIntroductionThis reference manual targets application developers. It provides complete information on how to use the STM32F05xxx microcontroller memory and peripherals. The STM32F05xxx is a family of microcontrollers with different memory sizes, packages and peripherals.For ordering information, mechanical and electrical device characteristics please refer to the corresponding datasheet.For information on the ...

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    April 2012Doc ID 018940 Rev 11/742RM0091Reference manualSTM32F05xxx advanced ARM-based 32-bit MCUsIntroductionThis reference manual targets application developers. It provides complete information on how to use the STM32F05xxx microcontroller memory and peripherals. The STM32F05xxx is a family of microcontrollers with different memory sizes, packages and peripherals.For ordering information, mechanical and electrical device characteristics please refer to the corresponding datasheet.For information on the ARM CORTEX™-M0 core, please refer to the Cortex-M0 technical reference manual.Related documents■ Cortex-M0 technical reference manual, available from: http://infocenter.arm.com/help/topic/ com.arm.doc.ddi0432c/DDI0432C_cortex_m0_r0p0_trm.pdf■ STM32F05xxx datasheets available from your nearest ST sales office.Table 1.Applicable productsTypePart numbersMicrocontrollersSTM32F051x4, STM32F051x6 , STM32F051x8www.st.com ContentsRM00912/742Doc ID 018940 Rev 1Contents1Documentation conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341.1List of abbreviations for registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341.2Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341.3Peripheral availability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342System and memory overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352.1System architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352.2Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372.2.1Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372.2.2Memory map and register boundary addresses . . . . . . . . . . . . . . . . . . 372.3Embedded SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402.4Flash memory overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402.5Boot configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 403Embedded Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 423.1Flash main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 423.2Flash memory functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . 423.2.1Flash memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 423.2.2Read operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 433.2.3Flash program and erase operations . . . . . . . . . . . . . . . . . . . . . . . . . . . 443.3Memory protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 493.3.1Read protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 493.3.2Write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 513.3.3Option byte write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 523.4Flash interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 523.5Flash register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 523.5.1Flash access control register (FLASH_ACR) . . . . . . . . . . . . . . . . . . . . . 533.5.2Flash key register (FLASH_KEYR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 533.5.3Flash option key register (FLASH_OPTKEYR) . . . . . . . . . . . . . . . . . . . 543.5.4Flash status register (FLASH_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 543.5.5Flash control register (FLASH_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 553.5.6Flash address register (FLASH_AR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 563.5.7Option byte register (FLASH_OBR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57 RM0091ContentsDoc ID 018940 Rev 13/7423.5.8Write protection register (FLASH_WRPR) . . . . . . . . . . . . . . . . . . . . . . . 583.6Flash register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 584Option byte description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 595Cyclic redundancy check calculation unit (CRC) . . . . . . . . . . . . . . . . . 625.1Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 625.2CRC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 625.3CRC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 635.4CRC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 645.4.1Data register (CRC_DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 645.4.2Independent data register (CRC_IDR) . . . . . . . . . . . . . . . . . . . . . . . . . 645.4.3Control register (CRC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 655.4.4Initial CRC value (CRC_INIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 665.4.5CRC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 666Power control (PWR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 676.1Power supplies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 676.1 .1Independent A/D and D/A converter supply and reference voltage . . . . 676.1.2Battery backup domain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 686.1.3Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 696.2Power supply supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 696.2.1Power on reset (POR) / power down reset (PDR) . . . . . . . . . . . . . . . . . 696.2.2Programmable voltage detector (PVD) . . . . . . . . . . . . . . . . . . . . . . . . . 706.3Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 716.3.1Slowing down system clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 716.3.2Peripheral clock gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 726.3.3Sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 726.3.4Stop mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 736.3.5Standby mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 746.3.6Auto-wakeup from low-power mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 766.4Power control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 776.4.1Power control register (PWR_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 776.4.2Power control/status register (PWR_CSR) . . . . . . . . . . . . . . . . . . . . . . 796.4.3PWR register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81 ContentsRM00914/742Doc ID 018940 Rev 17Reset and clock control (RCC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 827.1Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 827.1.1System reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 827.1.2Power reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 837.1.3Backup domain reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 837.2Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 837.2.1HSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 867.2.2HSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 877.2.3PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 887.2.4LSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 887.2.5LSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 887.2.6System clock (SYSCLK) selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 897.2.7Clock security system (CSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 897.2.8ADC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 897.2.9RTC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 907.2.1 0Watchdog clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 907.2.11Clock-out capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 907.3Low power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 907.4RCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 927.4.1Clock control register (RCC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 927.4.2Clock configuration register (RCC_CFGR) . . . . . . . . . . . . . . . . . . . . . . 947.4.3Clock interrupt register (RCC_CIR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 977.4.4APB2 peripheral reset register (RCC_APB2RSTR) . . . . . . . . . . . . . . . 997.4.5APB1 peripheral reset register (RCC_APB1RSTR) . . . . . . . . . . . . . . 1017.4.6AHB peripheral clock enable register (RCC_AHBENR) . . . . . . . . . . . 1 027.4.7APB2 peripheral clock enable register (RCC_APB2ENR) . . . . . . . . . . 1047.4.8APB1 peripheral clock enable register (RCC_APB1ENR) . . . . . . . . . . 1057.4.9Backup domain control register (RCC_BDCR) . . . . . . . . . . . . . . . . . . 1087.4.1 0Control/status register (RCC_CSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 11 07.4.1 1AHB peripheral reset register (RCC_AHBRSTR) . . . . . . . . . . . . . . . . 1 1 27.4.1 2Clock configuration register 2 (RCC_CFGR2) . . . . . . . . . . . . . . . . . . . 1 1 37.4.1 3Clock configuration register 3 (RCC_CFGR3) . . . . . . . . . . . . . . . . . . . 1 1 47.4.1 4Clock control register 2 (RCC_CR2) . . . . . . . . . . . . . . . . . . . . . . . . . . 1 1 57.4.1 5RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 1 68General-purpose I/Os (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118 RM0091ContentsDoc ID 018940 Rev 15/7428.1GPIO introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 188.2GPIO main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1188.3GPIO functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 188.3.1General-purpose I/O (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 208.3.2I/O pin alternate function multiplexer and mapping . . . . . . . . . . . . . . . 1 218.3.3I/O port control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 228.3.4I/O port data registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 228.3.5I/O data bitwise handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1228.3.6GPIO locking mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 228.3.7I/O alternate function input/output . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 238.3.8External interrupt/wakeup lines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 238.3.9Input configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 238.3.1 0Output configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 248.3.1 1Alternate function configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 258.3.1 2Analog configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 268.3.1 3Using the HSE or LSE oscillator pins as GPIOs . . . . . . . . . . . . . . . . . 1 268.3.1 4Using the GPIO pins in the backup supply domain . . . . . . . . . . . . . . . 1 268.4GPIO registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 278.4.1GPIO port mode register (GPIOx_MODER) (x = A..D, F) . . . . . . . . . . 1 278.4.2GPIO port output type register (GPIOx_OTYPER) (x = A..D, F) . . . . . 1278.4.3GPIO port output speed register (GPIOx_OSPEEDR) (x = A..D, F) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 288.4.4GPIO port pull-up/pull-down register (GPIOx_PUPDR)(x = A..D, F) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 288.4.5GPIO port input data register (GPIOx_IDR) (x = A..D, F) . . . . . . . . . . 1 298.4.6GPIO port output data register (GPIOx_ODR) (x = A..D, F) . . . . . . . . 1 298.4.7GPIO port bit set/reset register (GPIOx_BSRR) (x = A..D, F) . . . . . . . 1 308.4.8GPIO port configuration lock register (GPIOx_LCKR) (x = A..B) . . . . . 1 318.4.9GPIO alternate function low register (GPIOx_AFRL) (x = A..B) . . . . . 1 328.4.1 0GPIO alternate function high register (GPIOx_AFRH)(x = A..B) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 328.4.1 1Port bit reset register (GPIOx_BRR) (x=A..D, F) . . . . . . . . . . . . . . . . . 1 338.4.1 2GPIO register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 339System configuration controller (SYSCFG) . . . . . . . . . . . . . . . . . . . . 1359.1SYSCFG registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1359.1.1SYSCFG configuration register 1 (SYSCFG_CFGR1) . . . . . . . . . . . . 135 ContentsRM00916/742Doc ID 018940 Rev 19.1 .2SYSCFG external interrupt configuration register 1(SYSCFG_EXTICR1 ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1369.1.3SYSCFG external interrupt configuration register 2(SYSCFG_EXTICR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 389.1.4SYSCFG external interrupt configuration register 3(SYSCFG_EXTICR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 389.1.5SYSCFG external interrupt configuration register 4(SYSCFG_EXTICR4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 399.1.6SYSCFG configuration register 2 (SYSCFG_CFGR2) . . . . . . . . . . . . 1399.1.7SYSCFG register maps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 4010Direct memory access controller (DMA) . . . . . . . . . . . . . . . . . . . . . . . 14210.1DMA introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 4210.2DMA main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14210.3DMA functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1431 0.3.1DMA transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 431 0.3.2Arbiter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 441 0.3.3DMA channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 441 0.3.4Programmable data width, data alignment and endians . . . . . . . . . . . 1 461 0.3.5Error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 471 0.3.6Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 471 0.3.7DMA request mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 4710.4DMA registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 501 0.4.1DMA interrupt status register (DMA_ISR) . . . . . . . . . . . . . . . . . . . . . . 1 501 0.4.2DMA interrupt flag clear register (DMA_IFCR) . . . . . . . . . . . . . . . . . . 1 5110.4.3DMA channel x configuration register (DMA_CCRx) (x = 1..5,where x = channel number) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 521 0.4.4DMA channel x number of data register (DMA_CNDTRx) (x = 1..5),where x = channel number) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 531 0.4.5DMA channel x peripheral address register (DMA_CPARx) (x = 1..5),where x = channel number) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 541 0.4.6DMA channel x memory address register (DMA_CMARx) (x = 1..5),where x = channel number) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 541 0.4.7DMA register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 5511Interrupts and events . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15711.1Nested vectored interrupt controller (NVIC) . . . . . . . . . . . . . . . . . . . . . . 1571 1 .1 .1NVIC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 571 1 .1 .2SysTick calibration value register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157 RM0091ContentsDoc ID 018940 Rev 17/7421 1 .1 .3Interrupt and exception vectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 5711.2Extended interrupts and events controller (EXTI) . . . . . . . . . . . . . . . . . 1 591 1 .2.1Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 591 1 .2.2Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 591 1 .2.3Wakeup event management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 601 1 .2.4Asynchronous Internal Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 601 1 .2.5Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 611 1 .2.6External and internal interrupt/event line mapping . . . . . . . . . . . . . . . 1 6111.3EXTI registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1631 1 .3.1Interrupt mask register (EXTI_IMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 631 1 .3.2Event mask register (EXTI_EMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 631 1 .3.3Rising trigger selection register (EXTI_RTSR) . . . . . . . . . . . . . . . . . . 1 6411 .3.4Falling trigger selection register (EXTI_FTSR) . . . . . . . . . . . . . . . . . . 1 641 1 .3.5Software interrupt event register (EXTI_SWIER) . . . . . . . . . . . . . . . . . 1651 1 .3.6Pending register (EXTI_PR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 651 1 .3.7EXTI register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 6712Analog-to-digital converter (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16812.1Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16812.2ADC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16912.3ADC pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17012.4ADC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1711 2.4.1Calibration (ADCAL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 711 2.4.2ADC on-off control (ADEN, ADDIS, ADRDY) . . . . . . . . . . . . . . . . . . . . 1 721 2.4.3ADC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 731 2.4.4Configuring the ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 741 2.4.5Channel selection (CHSEL, SCANDIR) . . . . . . . . . . . . . . . . . . . . . . . . 1 741 2.4.6Programmable sampling time (SMP) . . . . . . . . . . . . . . . . . . . . . . . . . . 1 751 2.4.7Single conversion mode (CONT=0) . . . . . . . . . . . . . . . . . . . . . . . . . . . 1751 2.4.8Continuous conversion mode (CONT=1 ) . . . . . . . . . . . . . . . . . . . . . . . 1 761 2.4.9Starting conversions (ADSTART) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1761 2.4.10Timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 771 2.4.11Stopping an ongoing conversion (ADSTP) . . . . . . . . . . . . . . . . . . . . . 1 7712.5Conversion on external trigger and trigger polarity (EXTSEL, EXTEN) . 1781 2.5.1Discontinuous mode (DISCEN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 791 2.5.2Programmable resolution (RES) - fast conversion mode . . . . . . . . . . . 179 ContentsRM00918/742Doc ID 018940 Rev 11 2.5.3End of conversion, end of sampling phase (EOC, EOSMP flags) . . . . 1 801 2.5.4End of conversion sequence (EOSEQ flag) . . . . . . . . . . . . . . . . . . . . . 1 801 2.5.5Example timing diagrams (single/continuous modes . . . . . . . . . . . . . . . . . hardware/software triggers) 18112.6Data management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 831 2.6.1Data register & data alignment (ADC_DR, ALIGN) . . . . . . . . . . . . . . . 1831 2.6.2ADC overrun (OVR, OVRMOD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 831 2.6.3Managing a sequence of data converted without using the DMA . . . . 1 841 2.6.4Managing converted data without using the DMA without overrun . . . 1 841 2.6.5Managing converted data using the DMA . . . . . . . . . . . . . . . . . . . . . . 1 8412.7Low power features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1851 2.7.1Wait mode conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 851 2.7.2Auto-off mode (AUTOFF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 8612.8Analog window watchdog (AWDEN, AWDSGL, AWDCH,AWD_HTR/LTR, AWD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 8712.9Temperature sensor and internal reference voltage . . . . . . . . . . . . . . . . 18912.10 Battery voltage monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19012.11ADC interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19112.12 ADC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1921 2.1 2.1ADC interrupt and status register (ADC_ISR) . . . . . . . . . . . . . . . . . . . 1 921 2.1 2.2ADC interrupt enable register (ADC_IER) . . . . . . . . . . . . . . . . . . . . . . 1 931 2.1 2.3ADC control register (ADC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 941 2.1 2.4ADC configuration register 1 (ADC_CFGR1) . . . . . . . . . . . . . . . . . . . 1 961 2.1 2.5ADC configuration register 2 (ADC_CFGR2) . . . . . . . . . . . . . . . . . . . 1 991 2.1 2.6ADC sampling time register (ADC_SMPR) . . . . . . . . . . . . . . . . . . . . . 2001 2.1 2.7ADC watchdog threshold register (ADC_TR) . . . . . . . . . . . . . . . . . . . 2001 2.1 2.8ADC channel selection register (ADC_CHSELR) . . . . . . . . . . . . . . . . 2011 2.1 2.9ADC data register (ADC_DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2011 2.1 2.1 0 ADC common configuration register (ADC_CCR) . . . . . . . . . . . . . . . . 2021 2.1 2.1 1 ADC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20313Digital-to-analog converter (DAC1) . . . . . . . . . . . . . . . . . . . . . . . . . . . 20513.1DAC1 introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20513.2DAC1 main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20513.3Single mode functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2061 3.3.1DAC channel enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206 RM0091ContentsDoc ID 018940 Rev 19/7421 3.3.2DAC output buffer enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2071 3.3.3DAC data format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2071 3.3.4DAC conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2071 3.3.5DAC output voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2081 3.3.6DAC trigger selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20813.4DMA request . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20913.5DAC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2091 3.5.1DAC control register (DAC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2091 3.5.2DAC software trigger register (DAC_SWTRIGR) . . . . . . . . . . . . . . . . . 2111 3.5.3DAC channel1 12-bit right-aligned data holding register(DAC_DHR1 2R1 ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 11 3.5.4DAC channel1 12-bit left aligned data holding register(DAC_DHR1 2L1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 11 3.5.5DAC channel1 8-bit right aligned data holding register(DAC_DHR8R1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 21 3.5.6DAC channel1 data output register (DAC_DOR1 ) . . . . . . . . . . . . . . . . 21 21 3.5.7DAC status register (DAC_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 31 3.5.8DAC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 414Comparator (COMP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21514.1COMP introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21514.2COMP main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21514.3COMP functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2161 4.3.1General description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 61 4.3.2Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 61 4.3.3Comparator inputs and output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 61 4.3.4Interrupt and wakeup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 71 4.3.5Power mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 71 4.3.6Comparator LOCK mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 71 4.3.7Hysteresis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 714.4COMP registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 91 4.4.1COMP control and status register (COMP_CSR) . . . . . . . . . . . . . . . . 2191 4.4.2COMP register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22215Advanced-control timers (TIM1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22315.1TIM1 introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22315.2TIM1 main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223 ContentsRM009110/742Doc ID 018940 Rev 115.3TIM1 functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2251 5.3.1Time-base unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2251 5.3.2Counter modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2271 5.3.3Repetition counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2351 5.3.4Clock sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2371 5.3.5Capture/compare channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2391 5.3.6Input capture mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2421 5.3.7PWM input mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2431 5.3.8Forced output mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2441 5.3.9Output compare mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2441 5.3.10PWM mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2451 5.3.11Complementary outputs and dead-time insertion . . . . . . . . . . . . . . . . 2481 5.3.12Using the break function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2501 5.3.13Clearing the OCxREF signal on an external event . . . . . . . . . . . . . . . 2531 5.3.146-step PWM generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2541 5.3.15One-pulse mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2551 5.3.16Encoder interface mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2561 5.3.17Timer input XOR function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2591 5.3.18Interfacing with Hall sensors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2591 5.3.19TIMx and external trigger synchronization . . . . . . . . . . . . . . . . . . . . . . 2611 5.3.20Timer synchronization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2641 5.3.21Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26415.4TIM1 registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2651 5.4.1TIM1 control register 1 (TIM1 _CR1) . . . . . . . . . . . . . . . . . . . . . . . . . . 2651 5.4.2TIM1 control register 2 (TIM1 _CR2) . . . . . . . . . . . . . . . . . . . . . . . . . . 2661 5.4.3TIM1 slave mode control register (TIM1_SMCR) . . . . . . . . . . . . . . . . 2681 5.4.4TIM1 DMA/interrupt enable register (TIM1 _DIER) . . . . . . . . . . . . . . . 2701 5.4.5TIM1 status register (TIM1_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2721 5.4.6TIM1 event generation register (TIM1 _EGR) . . . . . . . . . . . . . . . . . . . . 2731 5.4.7TIM1 capture/compare mode register 1 (TIM1_CCMR1) . . . . . . . . . . 2751 5.4.8TIM1 capture/compare mode register 2 (TIM1_CCMR2) . . . . . . . . . . 2781 5.4.9TIM1 capture/compare enable register (TIM1_CCER) . . . . . . . . . . . . 2791 5.4.10TIM1 counter (TIM1 _CNT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2831 5.4.11TIM1 prescaler (TIM1 _PSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2831 5.4.12TIM1 auto-reload register (TIM1_ARR) . . . . . . . . . . . . . . . . . . . . . . . . 2831 5.4.13TIM1 repetition counter register (TIM1 _RCR) . . . . . . . . . . . . . . . . . . . 2841 5.4.14TIM1 capture/compare register 1 (TIM1 _CCR1 ) . . . . . . . . . . . . . . . . . 284 RM0091ContentsDoc ID 018940 Rev 11 1/7421 5.4.15TIM1 capture/compare register 2 (TIM1 _CCR2) . . . . . . . . . . . . . . . . . 2851 5.4.16TIM1 capture/compare register 3 (TIM1 _CCR3) . . . . . . . . . . . . . . . . . 2851 5.4.17TIM1 capture/compare register 4 (TIM1 _CCR4) . . . . . . . . . . . . . . . . . 2861 5.4.18TIM1 break and dead-time register (TIM1_BDTR) . . . . . . . . . . . . . . . 2861 5.4.19TIM1 DMA control register (TIM1_DCR) . . . . . . . . . . . . . . . . . . . . . . . 2881 5.4.20TIM1 DMA address for full transfer (TIM1_D...

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